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    • 专利摘要:
    各種實施例包含一種記憶體裝置及形成該記憶體裝置之方法。該記憶體裝置可包含耦合至一或多個記憶體元件以儲存資訊之一電極。該電極可包括若干金屬，其中該等金屬中之一第一者具有用於氧化物形成之一吉布斯自由能，其低於該等金屬中之一第二者之氧化之吉布斯自由能。
    公开号:TW201306219A
    申请号:TW101123607
    申请日:2012-06-29
    公开日:2013-02-01
    发明作者:Gurtej S Sandhu；Eugene P Marsh
    申请人:Micron Technology Inc；
    IPC主号:H01L45-00
    专利说明:
    多層混價氧化物記憶體
    電腦及其他電子產品(舉例而言，數位電視、數位相機及蜂巢式電話)通常具有用以儲存資訊之一或多個記憶體裝置。某些記憶體裝置可具有能夠在每一記憶體胞中儲存多個資訊位元之記憶體胞。然而，在某些情形中，產生此等類型之記憶體裝置可提出挑戰。
    以下說明包含體現本發明標的物之說明性系統、方法、技術及程式化序列。在以下說明中，出於解釋之目的，陳述眾多特定細節以提供對本發明標的物之各種實施例之一理解。然而，熟習此項技術者將明瞭，可在不具有此等特定細節之情形下實踐本發明標的物之各種實施例。此外，未詳細展示眾所周知之指令例項、協定、結構、方法、製作技術(fabrication technologies)及技術(techniques)。
    如本文中所使用，術語「或」應被理解為一包含性或排他性意義。另外，雖然下文所論述之各種例示性實施例致力於一多層混價氧化物(MVO)記憶體，但該等實施例僅係為揭示內容之清晰起見而給出，且因此並不限於多層MVO記憶體。作為對標的物之一引入，將在以下段落中簡單地且大體地闡述幾個實施例，且然後將接著參考各圖做出一更詳細說明。
    在各種實施例中，提供一種包含用以儲存資訊之至少一個記憶體元件之記憶體裝置，其中一電極耦合至該至少一個記憶體元件。該電極可包含若干金屬，其中該等金屬中之一第一者具有用於氧化物之形成之一吉布斯(Gibbs)自由能，其低於該等金屬中之一第二者之氧化之吉布斯自由能。
    在記憶體裝置之實施例中，複數種金屬中之每一者經分層且實質上平行於耦合至該複數種金屬之至少一個記憶體元件之一表面。在實施例中，該複數種金屬實質上隨機分散於耦合至該複數種金屬之至少一個記憶體元件之一表面上方。在實施例中，該至少一個記憶體元件經組態以儲存多個資訊位元。在實施例中，該記憶體裝置進一步包含耦合至該至少一個記憶體元件之一第二電極以使得該至少一個記憶體元件安置於第二電極與第一電極之間。在實施例中，該至少一個記憶體元件包含PrxCayMnxO、LaxCayMnOz、LaxSryCoxY、TiOx、HfOx或ZrOx中之至少一者。在實施例中，該至少一個記憶體元件包含一混價氧化物。
    在各種實施例中，提供一種包含若干金屬之記憶體裝置。該數目種金屬包含具有低於一第二金屬之氧化之吉布斯自由能之氧化之一吉布斯自由能之一第一金屬。該裝置中之一記憶體元件電耦合至該等金屬以使得：當跨越該記憶體元件及該等金屬施加一偏壓電壓時，該記憶體元件將氧原子提供至該等金屬。該記憶體元件至少部分地由一混價氧化物構成。
    在記憶體裝置之實施例中，複數種金屬中之第一金屬之吉布斯自由能負性大於記憶體元件之一吉布斯自由能。在實施例中，該記憶體裝置進一步包含一第一電極及一第二電極，其中該複數種金屬及該記憶體元件安置於該第一電極與該第二電極之間。在實施例中，該記憶體元件經組態以儲存若干資訊位元。在實施例中，該記憶體元件包含氧。
    在各種實施例中，提供一種記憶體裝置，該記憶體裝置包含：一第一電極，其用於耦合至一第一電壓供應器端子；至少一個記憶體元件，其耦合至該第一電極、包括一混價氧化物；及一第二電極，其用於耦合至一第二電壓供應器端子。該第二電極包含電耦合至該至少一個記憶體元件之若干金屬。該等金屬包含至少一種金屬氧化物以回應於由耦合至該第一電極及該第二電極之一電壓供應器所產生之一電偏壓而將資訊儲存於該至少一個記憶體元件中。
    在記憶體裝置之實施例中，複數種金屬中之一第一金屬具有低於該複數種金屬中之一第二金屬之氧化之一吉布斯自由能之氧化之一吉布斯自由能。在實施例中，該至少一個記憶體元件包含具有氧之一材料。
    在各種實施例中，闡述一種形成一記憶體裝置之方法，該方法包含在一基板上形成一記憶體材料及在該記憶體材料上方形成一第一金屬。該第一金屬具有負性大於該記憶體材料之一吉布斯自由能之氧化之一吉布斯自由能。一第二金屬形成於該記憶體材料上方，其中該第二金屬具有負性大於該第一金屬之吉布斯自由能之一吉布斯自由能。該記憶體裝置經退火以至少部分地氧化第一金屬但未必氧化第二金屬。
    在形成一記憶體裝置之方法之實施例中，該方法包含自記憶體材料供應用以氧化第一金屬及第二金屬之氧原子。在實施例中，該方法包含在退火期間將氣態氧供應至記憶體裝置以供應用以氧化第一金屬及第二金屬之氧原子。在實施例中，該方法包含在替代層中形成第一金屬及第二金屬。在實施例中，該方法包含同時形成第一金屬及第二金屬。
    在各種實施例中，闡述一種形成一記憶體裝置之方法，該方法包含在一基板上形成一混價氧化物、在該混價氧化物上方形成一第一金屬、在該混價氧化物上方形成一第二金屬及藉助來自該混價氧化物之氧原子至少部分地氧化該第一金屬。
    在形成一記憶體裝置之方法之實施例中，在混價氧化物上方形成第一金屬及第二金屬包含：形成具有負性大於該混價氧化物之一吉布斯自由能之氧化之一吉布斯自由能之第一金屬；及形成具有負性大於該第一金屬之氧化之吉布斯自由能之氧化之一吉布斯自由能之第二金屬。在實施例中，該方法包含相繼形成第一金屬及第二金屬。在實施例中，該方法包含同時形成第一金屬及第二金屬。在實施例中，第一金屬及第二金屬包含不同金屬材料。
    現參考圖1，展示一記憶體裝置101之一方塊圖。根據一實施例，記憶體裝置101展示為包含具有複數個記憶體胞100之一記憶體陣列102。記憶體胞100可連同存取線104(例如，用以傳導信號WL0至WLm之字線)及第一資料線106(例如，用以傳導信號BL0至BLn之位元線)一起配置成若干列及若干行。記憶體裝置101可使用存取線104及第一資料線106來將資訊傳送至記憶體胞100或自記憶體胞100傳送資訊。一列解碼器107及一行解碼器108解碼位址線109上之位址信號A0至AX以判定欲存取記憶體胞100中之哪些記憶體胞。
    一感測放大器電路110操作以判定自記憶體胞100讀取之資訊及呈至第一資料線106之信號之形式之資訊之一值。感測放大器電路110亦可使用第一資料線106上之信號來判定欲寫入至記憶體胞100之資訊之值。
    記憶體裝置101進一步展示為包含用以在記憶體陣列102與輸入/輸出(I/O)線105之間傳送資訊之電路112。I/O線105上之信號DQ0至DQN可表示自記憶體胞100讀取或寫入至記憶體胞100中之資訊。在記憶體裝置101可駐存於其中之一封裝上，I/O線105可包含記憶體裝置101內之節點(或另一選擇係，接針、焊料球或諸如受控崩潰晶片連接(C4)或覆晶附接(FCA)等其他互連技術)。記憶體裝置101外部之其他裝置(例如，圖1中未展示之一記憶體控制器或一處理器)可透過I/O線105、位址線109或控制線120與記憶體裝置101通信。
    記憶體裝置101可執行記憶體操作，諸如，用以自記憶體胞100中之選定者讀取資訊之一讀取操作及用以將資訊程式化(例如，寫入)至記憶體胞100中之選定者中之一程式化操作(亦稱為一寫入操作)。記憶體裝置101亦可執行一記憶體抹除操作以自記憶體胞100中之某些或全部記憶體胞清除資訊。一記憶體控制單元118基於控制線120上之信號來控制記憶體操作。控制線120上之信號之實例可包含一或多個時脈信號及用以指示記憶體裝置101可執行或應執行哪一操作(例如，一程式化或讀取操作)之其他信號。記憶體裝置101外部之其他裝置(例如，一處理器或一記憶體控制器)可控制在控制線120上之控制信號之值。控制線120上之信號之一組合之特定值可產生以下之一命令(例如，一程式化或讀取命令)：可致使記憶體裝置101執行一對應記憶體操作(例如，一程式化、讀取或抹除操作)。
    記憶體胞100中之每一者可經程式化以儲存表示一單個位元之一值或多個位元(諸如，兩個、三個、四個或更高數目個位元)之一值之資訊。舉例而言，記憶體胞100中之每一者可經程式化以儲存表示一單個位元之一個二進制值「0」或「1」之資訊。每記憶體胞之單個位元有時稱為一單位階記憶體胞。在另一實例中，記憶體胞100中之每一者可經程式化以儲存表示表示多個位元之一值之資訊，諸如：兩個位元之四個可能值「00」、「01」、「10」及「11」中之一者；三個位元之八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」中之一者；或多個位元之另一組值中之一者。具有儲存多個位元之一能力之一記憶體胞有時稱為一多位階記憶體胞(或多狀態記憶體胞)。下文更詳細地論述對此等類型之記憶體胞之各種操作。
    記憶體裝置101可接收一供應電壓，包含分別在一第一供應線130及一第二供應線132上之供應電壓信號Vcc及Vss。供應電壓信號Vss可在一接地電位(例如，具有約零伏之一值)下操作。供應電壓信號Vcc可包含自一外部電源(諸如，一電池或一交流轉直流(AC-DC)轉換器電路(圖1中未展示))供應至記憶體裝置101之一外部電壓。
    記憶體裝置101之電路112進一步展示為包含一選擇電路115及一輸入/輸出(I/O)電路116。選擇電路115可回應於信號SEL1至SELn以選擇第一資料線106及第二資料線113上之信號，該等信號可表示自記憶體胞100讀取或程式化至記憶體胞100中之資訊。行解碼器108可基於位址線109上之A0至AX位址信號而選擇性地啟動SEL1至SELn信號。選擇電路115可選擇第一資料線106及第二資料線113上之信號以在讀取及程式化操作期間提供記憶體陣列102與I/O電路116之間的通信。
    記憶體裝置101可包含一非揮發性記憶體裝置且記憶體胞100可包含非揮發性記憶體胞以使得當自記憶體裝置101切斷電力(例如，Vcc、Vss或兩者)時記憶體胞100可保留儲存於其中之資訊。
    記憶體胞100中之每一者可包含具有材料之一記憶體元件，該記憶體元件之至少一部分可經程式化以改變該材料之電阻值。當在一程式化操作中程式化記憶體胞100中之每一者時，記憶體胞100中之每一者可具有對應於一電阻值之一狀態。因此，不同電阻值可表示程式化於記憶體胞100中之每一者中之資訊之不同值。下文更詳細地論述此類型之記憶體元件及其相關電阻值。
    當記憶體裝置101(例如，自一外部處理器或一記憶體控制器)接收一程式化命令及欲程式化至記憶體胞100中之一或多個選定者中之資訊之一值時，其可執行一程式化操作。基於該資訊之值，記憶體裝置101可程式化選定記憶體胞以致使其具有表示儲存於其中之資訊之值之適當電阻值。
    熟習此項技術者可認識到，記憶體裝置101可包含其他組件，本文中論述該等其他組件中之至少某些組件。然而，圖中未必展示此等組件中之數個組件，以免使所闡述之各種實施例模糊不清。記憶體裝置101可包含裝置及記憶體胞，及使用類似於或等同於下文參考本文中所論述之各種其他圖及實施例所闡述之彼等記憶體操作之記憶體操作(例如，程式化及抹除操作)來操作。
    現參考圖2，根據一實例性實施例展示包含一記憶體陣列202之一記憶體裝置201之一局部方塊圖，記憶體陣列202包含具有存取組件211及記憶體元件222之記憶體胞200。記憶體陣列202可類似於或等同於圖1之記憶體陣列102。如圖2中進一步展示，記憶體胞200展示為連同用以傳導諸如信號WL0、WL1及WL2等信號之存取線(舉例而言，字線)一起配置成若干列230、231、232。該等記憶體胞亦展示為連同用以傳導諸如信號BL0、BL1及BL2等信號之資料/感測線(舉例而言，位元線)一起配置成若干行240、241、242。存取組件211可(例如，藉由使用信號WL0、WL1及WL2之適當值)接通以允許存取記憶體元件222以自記憶體元件222讀取資訊或將資訊程式化(例如，寫入)至記憶體元件222中。
    將資訊程式化至記憶體元件222中可包含致使記憶體元件222具有特定電阻值。因此，自記憶體元件222讀取資訊可包含量測記憶體元件222中之每一者之一電阻值。量測電阻可包含感測流過記憶體胞200中之各種記憶體胞之一電流之一值。基於該電流之一所量測值，可判定儲存於記憶體中之資訊之一對應值。下文更詳細地論述基於該電流之值之資訊之一判定。
    圖3至圖5各自展示根據各種實施例之具有耦合至記憶體元件333、444、555之不同存取組件311、411、511之不同記憶體胞300、400、500之實例之一示意圖。圖3至圖5中之標示有WL及BL之線可分別對應於圖1之存取線104中之任一者及第一資料線106中之任一者。圖3至圖5展示分別包含一金屬氧化物半導體場效應電晶體(MOSFET)、一雙極接面電晶體(BJT)及一個二極體之存取組件311、411、511之實例。如熟習此項技術者在閱讀本揭示內容後將旋即意識到，記憶體胞300、400、500可包含其他類型之存取組件。
    記憶體元件333、444、555中之每一者可耦合至兩個電極及安置於兩個電極之間，諸如，一第一電極351與一第二電極352(圖3)、一第一電極451與一第二電極452(圖4)或一第一電極551與一第二電極552(圖5)。圖3至圖5將此等電極中之每一者示意性地展示為圓點。結構上，此等電極中之每一者可包含一導電材料。記憶體元件333、444、555中之各別者可包含一材料，該材料可(舉例而言)回應於一信號而改變以具有不同電阻值。儲存於記憶體元件中之資訊之值可對應於記憶體元件之電阻值。存取組件311、411、511可使得能夠在記憶體胞之操作(諸如，讀取、程式化或抹除操作)期間經由各別電極對將信號(例如，體現為一電壓或電流)傳送至記憶體元件333、444、555及自其傳送該等信號。
    一程式化操作可使用信號WL來接通存取組件311、411、511，且然後透過記憶體元件333、444、555施加一信號(例如，具有一程式化電壓或電流之一信號)。此一信號可致使記憶體元件333、444、555之材料之至少一部分改變。舉例而言，可藉由執行一抹除操作逆轉該改變。舉例而言，可透過一或多種金屬之氧化在或接近記憶體元件內之一或多種金屬之表面處形成電介質。舉例而言，下文參考圖6A及圖6B更詳細地論述氧化過程。可在一程式化操作期間於記憶體元件333、444、555之至少一部分中改變此等電介質之尺寸。電介質之不同尺寸(諸如，不同厚度)可致使記憶體元件333、444、555具有不同電阻值。電阻值之差可用於表示不同狀態，該等不同狀態表示儲存於記憶體元件333、444、555中之資訊之不同值。
    一讀取操作可使用信號WL來接通存取組件311、411、511，且然後透過記憶體元件333、444、555施加具有一電壓或一電流(例如，一讀取電壓或電流)之一信號。該讀取操作可基於一讀取電壓或電流來量測記憶體胞300、400、500之電阻以判定儲存於其中之資訊之對應值。舉例而言，在記憶體胞300、400、500中之每一者中，當一讀取電流通過記憶體元件333、444、555時，一不同電阻值可將一不同值(例如，電壓或電流值)賦予信號BL。記憶體裝置之其他電路(例如，諸如圖1之I/O電路116之一電路)可使用信號BL來量測記憶體元件333、444、555之電阻值以判定儲存於其中之資訊之值。
    在一讀取、程式化或抹除操作期間所使用之電壓或電流可彼此不同。舉例而言，在一程式化操作中，形成流過記憶體元件之一電流之信號(例如，圖3或圖4中之信號BL或者圖5中之信號WL)之值(例如，電壓)可足以致使記憶體元件之至少一部分之材料改變。該改變可更改記憶體元件之電阻值以反映欲儲存於記憶體元件333、444、555中之資訊之值。
    在一讀取操作中，形成流過記憶體元件之一電流之信號(例如，圖3或圖4中之信號BL或者圖5中之信號WL)之值(例如，電壓)可足以形成該電流但不足以致使記憶體元件之任何部分改變。因此，儲存於記憶體元件中之資訊之值可在讀取操作期間或之後保持不變。
    在一抹除操作中，信號(例如，圖3或圖4中之信號BL或者圖5中之信號WL)之電壓值可具有與一程式化操作中所使用之電壓相反之一極性。因此，在此情形中形成一電流之信號可將記憶體元件之材料改變或重設至其原始狀態；舉例而言，在對記憶體胞執行任何程式化之前的一狀態。
    圖1至圖5之記憶體胞100、200、300、400、500中之各種記憶體胞或全部記憶體胞可包含具有類似或等同於下文所闡述之記憶體胞中之一或多者之一結構之一記憶體胞。
    舉例而言，圖6A展示根據一實例性實施例之一記憶體胞600之一部分之一剖面圖。如下文參考圖7A至圖7E及圖8A至圖8D更詳細地闡述，記憶體胞600中之材料可具有不同狀態以儲存表示一單個位元或多個位元之資訊。
    繼續參考圖6A，記憶體胞600展示為包含一頂部電極601、一第一電介質603、一下部電極605、一第二電介質607、一記憶體材料609及安置於頂部電極601與記憶體材料609之間的一多層堆疊電極611。在一實例性實施例中，第一電介質603及第二電介質607可各自由多種不導電材料製作而成，該等不導電材料包含二氧化矽(SiO2)、各種類型之氮化矽(SixNy)或此項技術中獨立已知之其他類型之一或多種介電材料。在其他實施例中，第一電介質603及第二電介質607可製作為一單個連續層或製作為一系列層。下文參考圖9A至圖9F更詳細地論述例示性製作製程之細節。
    頂部電極601及下部電極605可各自由此項技術中已知之若干導電材料製作而成，且每一電極可由相同材料或由一不同材料製作而成。舉例而言，頂部電極601及下部電極605可由鉑(Pt)、鋁(Al)、銅(Cu)、鎢(W)或此項技術中獨立已知之若干其他導電材料製作而成。經挑選以製作頂部電極601及下部電極605之材料可係一惰性材料，以使得當(例如，在記憶體胞600之程式化期間)將一信號施加至頂部電極601時，該材料可保持不變(例如，下部電極605不與記憶體材料609反應)。頂部電極601及下部電極605可各自沈積、濺鍍或以其他方式形成至一基底材料或基板(圖6A中未明確展示但下文參考圖9A至圖9F論述)上。如本文中所使用，術語「基板」僅經挑選以指代半導體及有關行業中所使用之各種基板類型中之任一者。因此，基板類型可包含矽晶圓、化合物晶圓、薄膜頭部總成、聚對苯二甲酸乙二酯(PET)膜、光遮罩空白及光罩或此項技術中獨立已知之眾多其他類型之基板。
    記憶體材料609可由一介電材料構成，該介電材料可包含一材料組合(包含氧)。舉例而言，記憶體材料609可包含PrxCayMnzO、LaxCayMnOz、LazSryCoxY、TiOx、HfOx、ZrOx及其他介電材料。
    多層堆疊電極611可由若干不同金屬構成。舉例而言，該等金屬可包含鋁(Al)、鉑(Pt)、鈦(Ti)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WNx)、氧化鎢(WOx)、釕(Ru)、氧化釕(RuOx)、矽化鉿(HfSix)、矽化鎳(NiSix)及其他金屬或材料。多層堆疊電極611之一第一金屬611A、一第二金屬611B及一第三金屬611C中之每一者可僅包含一單種元素(例如，僅包含一單種金屬)。舉例而言，第一金屬611A可僅包含一單種金屬(例如，僅包含鋁)，第二金屬611B可僅包含不同於第一金屬611A之金屬之一單種金屬(例如，鈦)，且第三金屬611C可僅包含不同於第一金屬611A或第二金屬611B之一單種金屬(例如，鎢)。另一選擇係，第一金屬611A、第二金屬611B或第三金屬611C中之一或多者可僅包含一單種元素(例如，僅包含一單種金屬)且(一或多種)其餘金屬可包含兩種或兩種以上元素之一組合(例如，一化合物)。此外，第一金屬611A、第二金屬611B及第三金屬611C中之每一者可包含兩種或兩種以上元素之一組合。舉例而言，第一金屬611A可包含兩種或兩種以上元素之一組合，且第二金屬611B及第三金屬611C可各自包含兩種或兩種以上元素之其他組合，其中該等組合係各自彼此不同。在其他實施例中，交替金屬或金屬組合(例如，第一金屬611A及第三金屬611C)可係彼此相同，但不同於第二金屬611B。
    雖然圖6A展示多層堆疊電極611包含第一金屬611A、第二金屬611B及第三金屬611C，但多層堆疊電極611可併入有任何數目種金屬。因此，圖6A中所展示之三金屬堆疊僅係作為一實例而提供。多層堆疊電極611中之金屬中之每一者可藉由(舉例而言)原子層沈積(ALD)、化學汽相沈積(CVD)、物理汽相沈積(PVD)或半導體及相關行業中獨立已知之若干其他技術及形成製程來沈積或以其他方式形成。在一項實施例中，多層堆疊電極611中之金屬中之每一者藉由ALD在厚度上沈積至幾個單層。ALD製程允許在一時間處形成一單個材料單層。
    第一金屬611A、第二金屬611B及第三金屬611C中之每一者可彼此實體接觸，但其可或不可彼此化學接合。舉例而言，多層堆疊電極611之第一金屬611A、第二金屬611B及第三金屬611C不可作為一合金或化合物部分地或完全地彼此接合。如參考圖6A所展示，第三金屬611C電耦合至且可至少部分地實體接觸記憶體材料609。第一金屬611A電耦合至且可至少部分地實體接觸頂部電極601。
    此等直接接觸允許第一金屬611A、第二金屬611B及第三金屬611C中之每一者在記憶體胞600之一操作(例如，一程式化、讀取或抹除操作)期間與記憶體材料609反應，從而可能允許記憶體胞600具有不同狀態。舉例而言，施加至頂部電極601之一正電壓可誘發接近多層堆疊電極611及記憶體材料609之一或多層之一界面之金屬之氧化。氧化之一大吉布斯自由能導致朝向氧化物形成之一較高驅動力。該氧化導致支配記憶體胞600之一總體電阻(如自頂部電極601至下部電極605所量測)之一電阻氧化物層，藉此將記憶體胞600切換成一更高電阻狀態。如下文所論述，該氧化過程係可逆的。電阻狀態可用於表示儲存於記憶體胞600中之資訊之不同值。下文參考圖7A至圖7E及圖8A至圖8D提供各種狀態之一更詳細說明。
    現參考圖6B，根據一實例性實施例展示一記憶體胞630之一部分之一替代剖面圖。類似於圖6A之記憶體胞600，記憶體胞630中之材料可具有不同狀態以儲存表示一單個位元或多個位元之資訊。然而，除圖6A之記憶體胞600之多層堆疊電極611構造以外，圖6B之記憶體胞630展示為亦包含一混合層電極631。如下文所更詳細地闡述，圖6B之混合層電極631以類似或等同於圖6A之多層堆疊電極611之一方式起作用。雖然混合層電極631展示為包含一第一金屬粒子類型631A、一第二金屬粒子類型631B及一第三金屬粒子類型631C，但可使用任何數目個粒子類型。
    圖6B之混合層電極631由若干不同金屬粒子構成。在一實施例中，金屬粒子可彼此實體接觸。在其他實施例中，可藉由形成於金屬粒子中之至少某些金屬粒子之間的一介入介電材料而將該等金屬粒子彼此隔離；亦即，一膠態系統(亦即，一介電連續介質中之分散相金屬粒子)。在其他實施例中，金屬粒子隨機分散於膠態系統中。在又其他實施例中，可使用彼此接觸之金屬粒子與膠態系統之一組合。
    如同圖6A之多層堆疊電極611，混合層電極631可包含選自複數種金屬之金屬粒子。舉例而言，該等金屬可包含鋁(Al)、鉑(Pt)、鈦(Ti)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WNx)、氧化鎢(WOx)、釕(Ru)、氧化釕(RuOx)、矽化鉿(HfSix)、矽化鎳(NiSix)及其他金屬或材料。混合層電極631之第一金屬粒子類型631A、第二金屬粒子類型631B及第三金屬粒子類型631C中之每一者可僅包含一單種元素(例如，僅包含一單種金屬)。舉例而言，第一金屬粒子類型631A可僅包含一單種金屬(例如，僅包含鋁)，第二金屬粒子類型631B可僅包含不同於第一金屬粒子類型631A之金屬之一單種金屬(例如，鈦)，且第三金屬粒子類型631C可僅包含不同於第一金屬粒子類型631A或第二金屬粒子類型631B之一單種金屬(例如，鎢)。另一選擇係，第一金屬粒子類型631A、第二金屬粒子類型631B或第三金屬粒子類型631C中之一或多者可僅包含一單種元素(例如，僅包含一單種金屬)且(一或多種)其餘粒子可包含兩種或兩種以上元素之一組合(例如，一化合物)。此外，第一金屬粒子類型631A、第二金屬粒子類型63lB及第三金屬粒子類型631C中之每一者可包含兩種或兩種以上元素之一組合。舉例而言，第一金屬粒子類型631A可包含兩種或兩種以上元素之一組合，且第二金屬粒子類型631B及第三金屬粒子類型631C可各自包含各自彼此不同之兩種或兩種以上元素之其他組合。在其他實施例中，交替金屬或金屬組合(例如，第一金屬粒子類型631A及第三金屬粒子類型631C)可係彼此相同，但不同於第二金屬粒子類型631B。
    圖7A至圖7E展示根據一實例性實施例之具有各種狀態及電阻值之一記憶體胞700。如圖7A至圖7E中所展示，記憶體胞700類似於圖6A之記憶體胞600或圖6B之記憶體胞630，惟一個兩層堆疊電極711內之金屬層之數目除外。兩層堆疊電極711具有一第一金屬713A及一第二金屬715A。第一金屬713A及第二金屬715A可類似地且由與圖6A之第一金屬611A、第二金屬611B及第三金屬611C類似或相同之材料形成。
    因此，與多層堆疊電極611之三種金屬或圖6B之混合層電極631之三種金屬粒子類型相比，兩層堆疊電極711僅具有兩種金屬。兩個實例之間的粒子差異係可用狀態之數目，此取決於金屬類型之數目。舉例而言，在某些實施例中，兩種金屬類型可產生四種狀態(亦即，22=4)，三種金屬類型可產生八種狀態(亦即，23=8)，四種金屬類型可產生十六種狀態(亦即，24=16)，等等。因此，出於簡潔之原因，闡述兩層堆疊電極711。熟習此項技術者在閱讀本揭示內容後將旋即理解：如何應用針對兩種以上金屬類型所闡述之技術來構造及操作具有四種以上對應可用狀態之一記憶體胞。
    繼續參考圖7A，在某一條件下，諸如在對記憶體胞600執行一程式化操作期間施加呈施加至頂部電極601之一偏壓電壓(參考圖7B至圖7E所論述)之形式之一信號之條件下，兩層堆疊電極711之第一金屬713A及第二金屬715A可與記憶體材料609反應。如下文所闡述，材料之間的反應可自第一金屬713A及第二金屬715A以及記憶體材料609中之一者或兩者形成一介電材料。由於因一或多種介電材料之存在/缺少或各種厚度所造成之不同電阻值，介電材料之存在或缺少或者介電材料之尺寸(例如，厚度)之一改變可致使記憶體胞700具有不同記憶體狀態。
    圖7A至圖7D展示記憶體胞700中之四種實例性狀態，包含狀態0、狀態1、狀態2及狀態3。可藉由在一記憶體操作(諸如，一程式化操作)期間將不同偏壓電壓位準施加至頂部電極601而形成此等狀態中之每一者。
    在圖7A中，不施加偏壓電壓(亦即，偏壓電壓係約零)，且因此，不在記憶體材料609中形成介電材料。因此，在此實例中，記憶體胞700係處於一狀態0。
    在圖7B中，並繼續參考圖7A，回應於將一充足偏壓電壓V1(例如，一充足量值之一正電壓V1)施加至頂部電極601，兩層堆疊電極711可與記憶體材料609反應以在兩層堆疊電極711與記憶體材料609之間形成具有一厚度731B之一介電材料731A。圖7A之第一金屬713A可經部分地消耗以形成圖7B之一第一金屬713B及介電材料731A之一部分。因此，介電材料731A至少部分地係第一金屬713B之氧化物。第一金屬713B類似於第一金屬713A，但藉由與氧之一相互作用而被部分地消耗。介電材料731A中之氧係由記憶體材料609提供。舉例而言，回應於具有一充足正電壓(例如，偏壓電壓V1)之信號，來自記憶體材料609之負氧離子擴散至兩層堆疊電極711且與圖7A之第一金屬713A反應。因此，介電材料731A直接接觸第一金屬713B。
    作為在頂部電極601處將充足偏壓電壓V1施加至記憶體胞700之一結果，圖7B中之介電材料731A相對於圖7A中所展示之結構改變記憶體材料609之至少一部分之結構。因此，記憶體胞700之狀態亦可由於記憶體胞700中之一經增加電阻而改變，諸如，自狀態0(圖7A)改變至狀態1(圖7B)。如自頂部電極601至下部電極605所量測，該經增加電阻係由介電材料731A之形成所致。
    再次參考圖7A，一充足偏壓電壓之施加可僅基於第一金屬713A而不基於第二金屬715A來形成一介電材料。任何介電材料之形成可歸因於彼此不同之第一金屬713A及第二金屬715A。不同材料(例如，不同金屬)基於(舉例而言)每一材料之氧化物形成之吉布斯自由能而具有形成氧化物之不同傾向。因此，若第一金屬713A(例如，鋁)比第二金屬715A(例如，鈦)更易反應以形成氧化物，則針對一既定電壓(例如，V1)僅可產生某一厚度之氧化物。在此實例中，針對相同偏壓電壓V1，可不形成氧化物材料(例如，不形成鈦之氧化物)。然而，若增加施加至頂部電極601之一電壓(例如，增加至大於V1之一電壓)，則亦可在第二金屬715A之部分與記憶體材料609之間形成額外介電材料。在某些實施例中，電壓V1之偏壓電壓之電位包含約1伏，但可介於自約0伏至約5伏之範圍內。
    現參考圖7C，回應於施加至頂部電極601之一充足偏壓電壓V2(例如，大於圖7B之偏壓電壓V1之一正偏壓電壓V2)，兩層堆疊電極711之第二金屬715B可與記憶體材料609反應以形成一第二介電材料753A。第二介電材料753A具有一第二厚度753B。另外，一第一介電材料751A具有大於圖7B之記憶體胞700之介電材料731A之厚度731B之一第一厚度751B。藉由施加偏壓電壓V1而形成介電材料731A。因此，回應於充足偏壓電壓V2，來自記憶體材料609之負氧離子擴散至兩層堆疊電極711且與第一金屬713C及第二金屬715B反應。該反應形成包括第一介電材料751A及第二介電材料753A之材料之氧化物。在某些實施例中，電壓V2之偏壓電壓之電位包含約1.4伏，但可介於自約0伏至約5伏之範圍內。
    第一介電材料751A上之額外厚度係由更多氧離子被吸引至大於V1之V2之經增加電位(此係由圖7C中之偏壓電壓V2之施加造成)所致。然而，在某些情形下，至少部分地取決於記憶體材料609之一組合物，圖7B之偏壓電壓V1之施加可使用於形成介電材料731A之氧化機制飽和。當該氧化機制飽和時，將一經增加偏壓電位(舉例而言，圖7C之偏壓電壓V2)施加至頂部電極601可致使第一介電材料751A之第一厚度751B接近於或實質上與圖7B之介電材料731A之厚度731B之相同之厚度。
    圖7C之第一介電材料751A及第二介電材料753A之形成相對於圖7A或圖7B中所展示之記憶體胞700之結構改變記憶體材料609之結構。因此，記憶體胞700之狀態亦可由於記憶體胞700中之一經增加電阻而改變，諸如，自狀態1(圖7B)改變至狀態2(圖7C)。如自頂部電極601至下部電極605所量測，該經增加電阻係由第一介電材料751A及第二介電材料753A之形成所致。
    在圖7D中，回應於施加至頂部電極601之一充足偏壓電壓V3(例如，大於圖7C之偏壓電壓V2之一正偏壓電壓V3)，兩層堆疊電極711之第二金屬715C可與記憶體材料609反應以形成一第二介電材料773A。第二介電材料773A具有一第二厚度773B。另外，一第一介電材料771A具有大於圖7C之記憶體胞700之第一介電材料751A之第一厚度751B之一第一厚度771B。藉由施加偏壓電壓V2而形成第一介電材料751A(圖7C)。因此，回應於充足偏壓電壓V3，來自記憶體材料609之負氧離子擴散至兩層堆疊電極711且與第一金屬713D及第二金屬715C反應。該反應形成包括第一介電材料771A及第二介電材料773A之材料之氧化物。在某些實施例中，電壓V3之偏壓電壓之電位包含約1.4伏，但可介於自約0伏至約5伏之範圍內。
    第一介電材料771A上之額外厚度係由之更多氧離子被吸引至大於V2之V3之經增加電位(此係由圖7D中之偏壓電壓V3之施加造成)所致。然而，在某些情形下，至少部分地取決於記憶體材料609之一組合物，圖7B之偏壓電壓V1或圖7C之偏壓電壓V2之施加可使用於形成圖7B之介電材料731A或圖7C之第一介電材料751A之氧化機制飽和。當該氧化機制飽和時，將一經增加偏壓電位(舉例而言，圖7D之偏壓電壓V3)施加至頂部電極601可致使第一介電材料771A之第一厚度771B接近於或實質上與圖7C之第一介電材料751A之第一厚度751B之相同之厚度。
    圖7D之第一介電材料771A及第二介電材料773A之形成相對於圖7A、7B或7C中之任一者中所展示之記憶體胞700之結構改變記憶體材料609之結構。因此，記憶體胞700之狀態亦可由於記憶體胞700中之一經增加電阻而改變，諸如，自狀態2(圖7C)改變至狀態3(圖7D)。如自頂部電極601至下部電極605所量測，該經增加電阻係由第一介電材料771A及第二介電材料773A之形成所致。
    如上文參考圖6A及圖6B所闡述，下部電極605之材料可係一惰性材料。因此，選擇欲由一惰性材料形成之下部電極可防止或減少在將一偏壓電壓施加至頂部電極601期間下部電極605與記憶體材料609之間的反應。因此，如圖7B至圖7D中分別展示，在將偏壓電壓V1、V2或V3施加至頂部電極601期間，可不在下部電極605與記憶體材料609之間的界面處形成介電材料。因此，下部電極605可在不需要下部電極605與記憶體材料609之間的一介電材料之情形下保持直接接觸記憶體材料609。
    如上文參考圖7A至圖7D所闡述，可在一程式化操作期間應用以下操作：施加呈偏壓電壓V1、V2或V3之形式之信號以產生在多層堆疊電極611或混合層電極631(分別參見圖6A及圖6B)之界面與記憶體材料609之間的介電材料中之各種介電材料。雖然僅參考多層堆疊電極611詳細地闡述圖7A至圖7D，但熟習此項技術者在閱讀本揭示內容後將旋即理解，可參考圖6B之混合層電極631應用相同或類似技術。
    現參考圖7E，將呈一偏壓電壓V4(具有與V1、V2或V3之極性相反之一極性(例如，負))之形式之一信號施加至頂部電極601。一充足負偏壓電壓V4可減少先前參考圖7B至圖7D形成之介電材料中之某些或全部介電材料之厚度。因此，可在一抹除操作期間將負偏壓電壓V4之施加應用於頂部電極601。回應於將充足負偏壓電壓V4施加至頂部電極601，來自各種介電材料之負氧離子可擴散至記憶體材料609，藉此減少電介質之厚度。若頂部電極601處之負電壓係充分大，則該負電壓可使介電材料分解。因此，一旦介電材料之厚度充分地減少或使其分解，記憶體胞700即可返回至其原始狀態(例如，狀態0)。在某些實施例中，電壓V4之偏壓電壓之電位包含約2伏以完全抹除。
    舉例而言，若記憶體胞700係處於狀態1(圖7B)、狀態2(圖7C)或狀態3(圖7D)中之任何狀態，則在此等狀態中，將偏壓電壓V4(例如，具有與V1、V2或V3之極性相反之一極性且因此負性充足)施加至頂部電極601可減少頂部電極601與記憶體材料609之間的所形成介電材料之厚度或使其分解。在此實例中，記憶體胞700可自狀態1、狀態2或狀態3往回返回至如圖7E中所展示之狀態0。圖7E之狀態0係圖7A之記憶體胞700之相同狀態，其中在記憶體材料609中實質上不存在介電材料。
    如上文所闡述，諸如記憶體胞700之狀態0、1、2及3等各種狀態可各自用於表示儲存於記憶體胞700中之資訊。舉例而言，記憶體胞700可用作一非揮發性二位元記憶體胞。如上文所闡述，狀態0、1、2及3可用於表示兩個位元之四個可能組合。
    亦如上文所闡述，圖7A至圖7D中所繪示之實施例展示記憶體胞700之四種狀態0、1、2及3之形成。然而，可藉由施加具有不同電壓值之不同信號以形成不同狀態而形成任何其他數目種狀態。舉例而言，若已用三種而非兩種金屬製作兩層堆疊電極，則可將具有八個不同電壓之八個信號(或一單個信號)施加至頂部電極601以在記憶體胞700中形成八個對應不同狀態。該八種不同狀態可用於表示三個位元之八個不同可能組合。在此實例中，記憶體胞700可用作一非揮發性三位元記憶體胞。
    可在記憶體胞700駐存於其中之記憶體裝置(例如，圖1之記憶體裝置101)之程式化期間形成記憶體胞700之狀態(諸如，狀態0、1、2及3)。然後，可在一讀取操作期間擷取儲存於其中之資訊。
    圖8A至圖8D分別展示在各種讀取操作中具有自頂部電極601流動至下部電極605之電流i0、i1、i2及i3之不同值之圖7A至圖7D記憶體胞700。根據一實例性實施例，回應於具有正施加至頂部電極601之一電壓Vread之一信號而產生電流。舉例而言，可在一讀取操作期間將具有電壓Vread之信號之施加應用於多層堆疊電極611。
    如圖8A至圖8D中所展示，記憶體材料609不具有介電材料或具有多種介電材料，該等介電材料具有不同厚度，如參考圖7A至圖7D所述。作為不同介電材料之一結果，記憶體胞700在圖8A至圖8D中之每一者中可具有不同電阻值。
    舉例而言，基於各種介電材料之厚度，狀態0中之電阻值小於狀態1中之電阻值；狀態1中之電阻值小於狀態2中之電阻值；且狀態2中之電阻值小於狀態3中之電阻值。因此，記憶體胞700之電阻值在不同狀態中係不同的。由於穿過記憶體胞700之電流之值與各種狀態中之記憶體胞700之不同電阻值成反比，因此電流i0、i1、i2及i3中之每一者具有不同值。因此，i1小於i0，i2小於i1，且i3小於i2。
    Vread之值可經選擇以足以形成可量測電流i0、i1、i2及i3，但不足以致使記憶體材料609之任何部分改變。舉例而言，電壓Vread之值可經選擇以使得各種介電材料之厚度保持不變。因此，儲存於記憶體胞700中之資訊可在讀取操作期間或之後保持不變。
    圖9A至圖9F展示根據一實例性實施例之用以形成一記憶體胞之一製作製程之各種部分。在圖9A中，一介電材料903A沈積、熱生長、濺鍍或以其他方式形成於一基板901上。舉例而言，基板901可包含半導體及有關行業中所使用之各種基板類型中之任一者。因此，基板類型可包含矽晶圓、化合物晶圓、薄膜頭部總成、聚對苯二甲酸乙二酯(PET)膜、光遮罩空白及光罩或此項技術中獨立已知之眾多其他類型之基板。
    舉例而言，介電材料903A可包含二氧化矽(SiO2)、氮化矽(Si3N4)或熟習此項技術者獨立已知之若干其他類型之介電材料或材料。在其他實施例中，介電材料903A可由數個介電層組成。
    在圖9B中，圖9A之介電材料903A已經蝕刻或以其他方式部分地敞開，因此形成一經敞開電介質903B。經敞開電介質903B中之一孔口905可採取若干幾何形狀。舉例而言，在一項實施例中，該孔口具有一圓形形狀(如自未展示之一平面圖所看到)。在另一實施例中，孔口905可包括具有實質上平行側之一渠溝。
    在圖9C中，孔口905至少部分地填充有一電極材料906。電極材料906可由上文參考圖6A及圖6B之下部電極605或頂部電極601所闡述之材料中之任何材料構成。
    在一實施例中，電極材料906可完全地填充孔口905。在此實施例中，電極材料906可然後經平坦化(舉例而言，藉由化學機械平坦化(CMP))以與經敞開電介質903B之一上部表面實質上共面。在此實施例中，一額外經敞開電介質904可隨後形成於經敞開電介質903B及電極材料906之上部表面上面。
    在一替代實施例中，電極材料906僅部分地填充孔口905。在此實施例中，孔口905之一剩餘未經填充部分用於後續製作製程活動中。
    在其他實施例中，基板901可替代地由類似於圖6A及圖6B之下部電極605或頂部電極601之一或多種材料構成。在此實施例中，當已形成電極材料906(亦即，如基板901)時，與圖9C相關聯之製程活動係選用的。
    在圖9D中，孔口905至少部分地填充有一記憶體材料907。記憶體材料907可由上文所闡述之用於記憶體材料609之材料中之任何材料構成。
    在一實施例中，記憶體材料907可填充由電極材料906留下未經填充之孔口905之任何剩餘部分。在此實施例中，記憶體材料907可然後經平坦化(舉例而言，藉由化學機械平坦化(CMP))以與經敞開電介質903B之一上部表面實質上共面。在此實施例中，另一經敞開電介質908可然後形成於經敞開電介質903B及記憶體材料907之上部表面上面。
    在一替代實施例中，記憶體材料907僅部分地填充孔口905。在此實施例中，孔口905之一剩餘部分用於後續製作製程活動中。
    參考圖9E，一多金屬電極909形成於記憶體材料907上方。多金屬電極909可形成於新形成之孔口(其形成於經敞開電介質903B及記憶體材料907之上部表面上面)內或孔口905之任何剩餘部分內。
    在一實施例中，藉由兩種或兩種以上金屬之兩個或兩個以上順序沈積或其他形成技術來製作多金屬電極909。一製作方法之此實施例可用於製作類似於圖6A之記憶體胞600之一記憶體胞之一部分。上文已參考圖6A闡述各種技術，舉例而言，ALD。
    在一替代實施例中，藉由實質上同時沈積或以其他方式形成兩種或兩種以上金屬來製作多金屬電極909。一製作方法之此實施例可用於製作類似於圖6B之記憶體胞630之一記憶體胞之一部分。
    無論挑選哪一製作方法，多金屬電極909皆可包括上文參考圖6A之多層堆疊電極611或圖6B之混合層電極631所闡述之材料中之任何材料。在形成多金屬電極909之後，可使用一退火操作以至少部分地氧化多金屬電極909中之金屬中之一或多者。在一項實施例中，由記憶體材料907供應用以氧化多金屬電極909中之金屬中之一或多者之氧原子。在另一實施例中，由作為製作製程之部分所引入之氣態氧供應用以氧化多金屬電極909中之金屬中之一或多者之氧原子。在又一實施例中，由記憶體材料907與氣態氧之一組合供應用以氧化多金屬電極909中之金屬中之一或多者之氧原子。可在製作多金屬電極909之後使用一選用CMP操作以形成多金屬電極909及經敞開電介質903B之一實質上共面上部表面。
    在圖9F中，一頂部電極911沈積、濺鍍或以其他方式形成於多金屬電極909及經敞開電介質903B之上部表面上面。雖然展示為完全覆蓋多金屬電極909及經敞開電介質903B之上部表面，但在某些實施例中，頂部電極911並非如此，而僅施加至足以使得能夠與多金屬電極909進行電通信之一程度。頂部電極可由上文參考圖6A及圖6B之頂部電極601所論述之材料中之任何材料構成。
    雖然圖9A至圖9F中之製作製程展示為僅包含多金屬電極909中之兩種金屬組件，但熟習此項技術者在閱讀本揭示內容後將旋即瞭解，可採用任何數目種金屬或組件。此外，該等金屬中之每一者之厚度可相對於一或多種額外金屬變化。在實質上同時形成該等金屬組件之情形中，該等金屬組件中之一者對其他金屬組件之比率可彼此類似或可彼此顯著地變化，且可在某些實施例中保持相對恆定。
    對設備(例如，記憶體裝置101及記憶體胞600、630、700中之各種記憶體胞)之各種圖解說明意欲提供對各種實施例之結構之一大體理解，而並非意欲提供對可利用本文中所闡述之結構、特徵及材料之設備之所有元件及特徵之一完全說明。
    各種實施例之設備可包含或包含於(舉例而言)用於高速電腦、通信及信號處理電路、單處理器或多處理器模組、單個或多個嵌入式處理器、多核心處理器、資料交換器及包含多層、多晶片模組之專用模組或諸如此類中之電子電路中。此等設備可作為子組件進一步包含於多種電子系統內，諸如電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持電腦、平板電腦等)、工作站、無線電、視訊播放器、音訊播放器、運載工具、醫療裝置(例如，心臟監測器、血壓監測器等)、機上盒及各種其他電子系統。
    本文中所闡述之各種實施例包含一記憶體裝置及形成該記憶體裝置之方法。該記憶體裝置可包含耦合至一記憶體元件之一電極。該電極可包含形成該電極之不同部分之不同材料。此等材料可形成在不同位置處接觸該等記憶體元件之不同介電材料。該記憶體裝置中之材料之各種狀態可用於表示所儲存資訊。上文參考各種圖闡述其他實施例。
    以上說明及圖式圖解說明本發明之某些實施例以使得熟習此項技術者能夠實踐本發明之實施例。其他實施例可併入有結構、邏輯、電、製程或其他改變。實例僅代表可能之變化形式。某些實施例之部分及特徵可包含於其他實施例之部分及特徵中或替代其他實施例之部分及特徵。熟習此項技術者在閱讀並理解本文中所提供之說明後將旋即瞭解諸多其他實施例。
    本文中所提供之發明摘要允許讀者迅速地確定本技術發明之本質。在理解本發明摘要將不用於解釋或限制申請專利範圍之情形下提交本發明摘要。另外，在上述實施方式中，可看到，出於精簡揭示內容之目的而將各種特徵一起聚集於一單個實施例中。揭示內容之此方法不應解釋為限制申請專利範圍。因此，將以下申請專利範圍藉此併入至實施方式中，其中每一請求項本身獨立地作為一單獨實施例。
    100‧‧‧記憶體胞
    101‧‧‧記憶體裝置
    102‧‧‧記憶體陣列
    104‧‧‧存取線
    105‧‧‧輸入/輸出線
    106‧‧‧第一資料線
    107‧‧‧列解碼器
    108‧‧‧行解碼器
    109‧‧‧位址線
    110‧‧‧感測放大器電路
    112‧‧‧電路
    113‧‧‧第二資料線
    115‧‧‧選擇電路
    116‧‧‧輸入/輸出電路
    118‧‧‧記憶體控制單元
    120‧‧‧控制線
    130‧‧‧第一供應線
    132‧‧‧第二供應線
    200‧‧‧記憶體胞
    201‧‧‧記憶體裝置
    202‧‧‧記憶體陣列
    211‧‧‧存取組件
    222‧‧‧記憶體元件
    230‧‧‧列
    231‧‧‧列
    232‧‧‧列
    240‧‧‧行
    241‧‧‧行
    242‧‧‧行
    300‧‧‧記憶體胞
    311‧‧‧存取組件
    333‧‧‧記憶體元件
    351‧‧‧第一電極
    352‧‧‧第二電極
    400‧‧‧記憶體胞
    411‧‧‧存取組件
    444‧‧‧記憶體元件
    451‧‧‧第一電極
    452‧‧‧第二電極
    500‧‧‧記憶體胞
    511‧‧‧存取組件
    551‧‧‧第一電極
    552‧‧‧第二電極
    555‧‧‧記憶體元件
    600‧‧‧記憶體胞
    601‧‧‧頂部電極
    603‧‧‧第一電介質
    605‧‧‧下部電極
    607‧‧‧第二電介質
    609‧‧‧記憶體材料
    611‧‧‧多層堆疊電極
    611A‧‧‧第一金屬
    611B‧‧‧第二金屬
    611C‧‧‧第三金屬
    630‧‧‧記憶體胞
    631‧‧‧混合層電極
    631A‧‧‧第一金屬粒子類型
    631B‧‧‧第二金屬粒子類型
    631C‧‧‧第三金屬粒子類型
    700‧‧‧記憶體胞
    711‧‧‧兩層堆疊電極
    713A‧‧‧第一金屬
    713B‧‧‧第一金屬
    713C‧‧‧第一金屬
    713D‧‧‧第一金屬
    715A‧‧‧第二金屬
    715B‧‧‧第二金屬
    715C‧‧‧第二金屬
    731A‧‧‧介電材料
    731B‧‧‧厚度
    751A‧‧‧第一介電材料
    751B‧‧‧第一厚度
    753A‧‧‧第二介電材料
    753B‧‧‧第二厚度
    771A‧‧‧第一介電材料
    771B‧‧‧第一厚度
    773A‧‧‧第二介電材料
    773B‧‧‧第二厚度
    901‧‧‧基板
    903A‧‧‧介電材料
    903B‧‧‧經敞開電介質
    904‧‧‧額外經敞開電介質
    905‧‧‧孔口
    906‧‧‧電極材料
    907‧‧‧記憶體材料
    908‧‧‧另一經敞開電介質
    909‧‧‧多金屬電極
    911‧‧‧頂部電極
    WL0‧‧‧信號
    WLm‧‧‧信號
    BL0‧‧‧信號
    BLn‧‧‧信號
    DQ0‧‧‧信號
    DQN‧‧‧信號
    SEL1‧‧‧信號
    SELn‧‧‧信號
    A0‧‧‧位址信號
    AX‧‧‧位址信號
    BL‧‧‧信號
    BL1‧‧‧信號
    BL2‧‧‧信號
    i0‧‧‧電流/可量測電流
    i1‧‧‧電流/可量測電流
    i2‧‧‧電流/可量測電流
    i3‧‧‧電流/可量測電流
    V1‧‧‧充足偏壓電壓/正電壓/偏壓電壓/電壓
    V2‧‧‧充足偏壓電壓/正偏壓電壓/電壓/偏壓電壓
    V3‧‧‧充足偏壓電壓/正偏壓電壓/電壓/偏壓電壓
    V4‧‧‧偏壓電壓/充足負偏壓電壓/負偏壓電壓/電壓
    Vcc‧‧‧供應電壓信號
    VREAD‧‧‧電壓
    Vss‧‧‧供應電壓信號
    WL‧‧‧信號
    WL1‧‧‧信號
    WL2‧‧‧信號
    圖1展示根據一實施例之具有帶有記憶體胞之一記憶體陣列之一記憶體裝置之一方塊圖；圖2展示根據一實施例之具有包含具有存取組件及記憶體元件之記憶體胞之一記憶體陣列之一記憶體裝置之一局部方塊圖；圖3至圖5展示根據各種實施例之具有耦合至記憶體元件之不同存取組件之不同記憶體胞之實例之示意圖；圖6A展示根據一實例性實施例之一記憶體胞之一部分之一剖面圖；圖6B展示根據一實例性實施例之一記憶體胞之一部分之一替代剖面圖；圖7A至圖7E展示根據一實例性實施例之具有各種狀態及電阻值之一記憶體胞；圖8A至圖8D展示根據一實例性實施例之在各種讀取操作中具有自一頂部電極流動至一下部電極之電流之不同值之圖7A至圖7D記憶體胞；且圖9A至圖9F展示根據一實例性實施例之用以形成一記憶體胞之一製作製程之各種部分。
    601‧‧‧頂部電極
    603‧‧‧第一電介質
    605‧‧‧下部電極
    607‧‧‧第二電介質
    609‧‧‧記憶體材料
    700‧‧‧記憶體胞
    711‧‧‧兩層堆疊電極
    713C‧‧‧第一金屬
    715B‧‧‧第二金屬
    751A‧‧‧第一介電材料
    751B‧‧‧第一厚度
    753A‧‧‧第二介電材料
    753B‧‧‧第二厚度
    V1‧‧‧充足偏壓電壓/正電壓/偏壓電壓/電壓
    V2‧‧‧充足偏壓電壓/正偏壓電壓/電壓/偏壓電壓
    权利要求:
    Claims (25)
    [1] 一種記憶體裝置，其包括：至少一個記憶體元件，其用以儲存資訊；及一第一電極，其耦合至該至少一個記憶體元件，該第一電極具有複數種金屬，該複數種金屬中之一第一金屬具有低於該複數種金屬中之一第二金屬之氧化之吉布斯自由能之氧化之一吉布斯自由能。
    [2] 如請求項1之記憶體裝置，其中該複數種金屬中之每一者經分層且實質上平行於耦合至該複數種金屬之該至少一個記憶體元件之一表面。
    [3] 如請求項1之記憶體裝置，其中該複數種金屬係實質上隨機分散於耦合至該複數種金屬之該至少一個記憶體元件之一表面上方。
    [4] 如請求項1之記憶體裝置，其中該至少一個記憶體元件經組態以儲存多個資訊位元。
    [5] 如請求項1之記憶體裝置，其進一步包含耦合至該至少一個記憶體元件之一第二電極以使得該至少一個記憶體元件安置於該第二電極與該第一電極之間。
    [6] 如請求項1之記憶體裝置，其中該至少一個記憶體元件包含PrxCayMnzO、LaxCayMnOz、LaxSryCoxY、TiOx、HfOx或ZrOx中之至少一者。
    [7] 如請求項1之記憶體裝置，其中該至少一個記憶體元件包含一混價氧化物。
    [8] 一種記憶體裝置，其包括：複數種金屬，該複數種金屬中之一第一金屬具有低於該複數種金屬中之一第二金屬之氧化之吉布斯自由能之氧化之一吉布斯自由能；及一記憶體元件，其耦合至該複數種金屬，當跨越該記憶體元件及該複數種金屬施加一偏壓電壓時，該記憶體元件將氧原子提供至該複數種金屬，該記憶體元件至少部分地由一混價氧化物構成。
    [9] 如請求項8之記憶體裝置，其中該複數種金屬中之該第一金屬之氧化之該吉布斯自由能負性大於該記憶體元件之氧化之一吉布斯自由能。
    [10] 如請求項8之記憶體裝置，其進一步包括一第一電極及一第二電極，該複數種金屬及該記憶體元件安置於該第一電極與該第二電極之間。
    [11] 如請求項8之記憶體裝置，其中該記憶體元件經組態以儲存若干資訊位元。
    [12] 如請求項8之記憶體裝置，其中該記憶體元件包含氧。
    [13] 一種記憶體裝置，其包括：一第一電極，其耦合至一第一電壓供應器端子；至少一個記憶體元件，其耦合至該第一電極且包括一混價氧化物；及一第二電極，其耦合至一第二電壓供應器端子，該第二電極包含耦合至該至少一個記憶體元件之複數種金屬，該複數種金屬具有至少一種金屬氧化物以在一電壓供應器耦合至該第一電極及該第二電極時回應於由該電壓供應器所產生之一電偏壓而將資訊儲存於該至少一個記憶體元件中。
    [14] 如請求項13之記憶體裝置，其中該複數種金屬中之一第一金屬具有低於該複數種金屬中之一第二金屬之氧化之一吉布斯自由能之氧化之一吉布斯自由能。
    [15] 如請求項13之記憶體裝置，其中該至少一個記憶體元件包含具有氧之一材料。
    [16] 一種形成一記憶體裝置之方法，該方法包括：形成一記憶體材料；在該記憶體材料上方形成一第一金屬，該第一金屬具有負性大於該記憶體材料之一吉布斯自由能之氧化之一吉布斯自由能；在該記憶體材料上方形成一第二金屬，該第二金屬具有負性大於該第一金屬之氧化之該吉布斯自由能之氧化之一吉布斯自由能；及退火該記憶體裝置以至少部分地氧化該第一金屬及該第二金屬。
    [17] 如請求項16之方法，其進一步包括藉由該記憶體材料來供應用以氧化該第一金屬及該第二金屬之氧原子。
    [18] 如請求項16之方法，其進一步包括在該退火期間將氣態氧供應至該記憶體裝置以供應用以氧化該第一金屬及該第二金屬之氧原子。
    [19] 如請求項16之方法，其進一步包括在替代層中形成該第一金屬及該第二金屬。
    [20] 如請求項16之方法，其進一步包括同時形成該第一金屬及該第二金屬。
    [21] 一種形成一記憶體裝置之方法，該方法包括：形成一混價氧化物；在該混價氧化物上方形成一第一金屬；在該混價氧化物上方形成一第二金屬；及藉助來自該混價氧化物之氧原子至少部分地氧化該第一金屬及該第二金屬。
    [22] 如請求項21之方法，其中在該混價氧化物上方形成該第一金屬及該第二金屬進一步包括：形成具有負性大於該混價氧化物之氧化之一吉布斯自由能之氧化之一吉布斯自由能之該第一金屬；及形成具有負性大於該第一金屬之氧化之該吉布斯自由能之氧化之一吉布斯自由能之該第二金屬。
    [23] 如請求項21之方法，其進一步包括相繼形成該第一金屬及該第二金屬。
    [24] 如請求項21之方法，其進一步包括同時形成該第一金屬及該第二金屬。
    [25] 如請求項21之方法，其中該第一金屬及該第二金屬包含不同金屬材料。
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